1965年，英特尔联合创始人戈登·摩尔提出，芯片上的晶体管数量大约每两年翻一倍。其背后的本质，是通过不断缩小晶体管尺寸，在同样面积内集成更多晶体管，从而推动芯片性能提升、成本下降。 过去几十年间，从90nm（纳米）、28nm一路演进到如今的3nm、2nm，半导体财产基本沿着“几何缩微”的路线持续发展。但随着先进制程不断逼近物理极限，这一路径正面临越来越严峻的挑战。 一方面，晶体管尺寸逼近物理极限；另一方面，先进制程的研发与制造成本急剧攀升，如今建设一条先进的晶圆制造产线需要几百亿美元投资。也就是说，晶体管“几何缩微”正在失去经济意义。 如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。 5月25日，在电气电子工程师学会（IEEE）举办的“国际电路系统研讨会ISCAS 2026”上，华为董事、半导体业务部总裁何庭波发表“韬（τ）定律”。这也是中国在全球半导体领域首次提出指导财产发展的新原则。 τ在物理学中代表时间常数，可以理解为一个系统响应和传播信号所需的“基础耗时”。华为的韬（τ）定律，核心是用“时间缩微”替代“几何缩微”——不再只盯着把晶体管做得更小，而是通过逻辑折叠等创新技术，持续压缩信号传播时延，提升系统整体效率。 而实现这一目标的关键技术，叫做“逻辑折叠”。传统芯片设计中，逻辑单元和功能模块通常基于二维平面布局。在简单电路中，信号路径较短，延迟可控，但随着芯片规模扩大、集成度不断提高，关键信号的传输路径变得越来越绕、越来越长，信号在传输过程中发生更高的延迟、功耗。 逻辑折叠的思路，是把原本平面的电路布局“折叠”起来，让那些原本隔得很远的关键模块在物理距离上变得更近，从而大幅缩短信号要走的路。 据何庭波介绍，韬（τ）定律已构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系。比如，在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，降低端到端执行时间。 对中国半导体而言，如果“韬（τ）定律”最终被证明具备可持续的工程价值，那么未来半导体财产对先进工艺节点的依赖程度可能有所下降。芯片公司可能不再一味追求“最先进的工艺”，而是转向“成熟工艺+系统级创新”的综合能力竞争。 值得注意的是，“韬（τ）定律”并非停留在理论阶段。据何庭波介绍，在过去6年的实践中，基于“韬（τ）定律”，华为已成功设计和量产了381款芯片，覆盖千行百业的需求。 在消费电子领域，最受关注的当属麒麟芯片。“将于2026年秋季面世的‘麒麟芯片2026’是逻辑折叠技术的首次成功实施，它基于全新的自由逻辑设计理念，由单层扩展至双层，并实现晶体管密度等指标的大幅提升。”何庭波说。 她还回顾了华为手机芯片的回归之路——2020年后，与合作伙伴一起，华为付出了巨大努力使手机芯片重回市场。2025年推出麒麟9030Pro后，华为手机芯片进入性能“饱和区”。为此，华为基于以“时间缩微”替代“几何缩微”的新定律，找到了新的路径，使手机芯片性能实现阶跃式提升。“诸如此类的大量创新，会逐步落地到2027年及之后的量产芯片中。” 展望未来，何庭波预计，到2031年，基于“韬(τ)定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。她在演讲最后还强调：“我们新芯片的性能完全可以持续对标另外一条路径。未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在‘韬(τ)定律’的路径下，我们期待与全球科学家、工程师和财产伙伴紧密合作，共同推动半导体与电子财产持续发展。”